概述
Given the finite state machine circuit as shown, assume that the D flip-flops are initially reset to zero before the machine begins.
Build this circuit.
前言
两个输入，包括一个时钟clk，一个待处理的输入信号x；一个输出信号z。
代码
module top_module (
input clk,
input x,
output z
);
reg q1,q2,q3;
initial z=1'b1;
always@(posedge clk)begin
z<=~(x^q1|z&~q2|x|~q3);
q1<=x^q1;
q2<=x&~q2;
q3<=x|~q3;
end
endmodule
总结
在该例中初始赋值只能使用initial，当使用assign或者always模块时会由于赋值冲突产生错误。
最后
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