ADC之LVDS接收数据并转换

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我是靠谱客的博主粗心香菇，最近开发中收集的这篇文章主要介绍ADC之LVDS接收数据并转换，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

一、知识点：

1、在FPGA设计过程，尤其是算法实现时hi，有时往往需要选取某个变量的动态范围地址，而verilog中常规的向量标识方法a[MSB:LSB]往往会发生错误，在此可借用a[BASE :- WIDTH]的方式实现。
a[BASE+：（/-：）WIDTH]

BASE：基地址
WIDTH：数据宽度，固定。

2、ADC选用EV10AQ190,10bit，选用单通道模式，

传输接口：40对LVDS差分线，每个通道10对；

传输顺序：每个通道10对线中把同一时刻的第n位数据拼起来表示当前通道的10Bit数据。其实就是把ADC数据按照并行的方式传输过来（图1）。

LVDS传输时钟ADR=clk/4（图2），如果外部选用2.5GHz时钟，LVDS传输时钟=625MHz，我们选用1.2G时钟，LVDS传输时钟=300MHz，LVDS的数据速率=2ADR=600MHz,速率太快，我们系统选用的时钟肯定不能这么高，根据后面信道化要求，选用150MHz作为系统时钟，此时涉及到LVDS数据的接收和转换。实际上我们需要把600MHz速率的并行的数据转换成150MHz并行的数据。