第一部分：题目要求及描述
第二部分：代码+前仿真验证
1，RTL代码
// 使用D触发器设计一个2、4、8分频 且 占空比是50% 的时钟分频器
module even_div(
input rst_n,
input clk,
output reg clk_out1,
output reg clk_out2,
output reg clk_out3
);
reg [3最后
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