设计一个8位双向循环移位寄存器vhdl

设计一个8位双向循环移位寄存器vhdl

状态表如下：

（4）不考虑串行输出，移动不能用移位操作符。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY H2 IS
  PORT(CLK,LOAD,M,RESET:IN STD_LOGIC;
                   DATA:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
						    Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END ENTITY H2;
ARCHITECTURE hbv OF H2 IS
BEGIN
PROCESS(CLK,RESET,M,LOAD)
 VARIABLE Q1 : STD_lOGIC_VECTOR(7 DOWNTO 0);
 
BEGIN

	IF RESET = '0' THEN  --RESET低电平有效
		Q1 := (OTHERS=>'0');
	ELSIF CLK'EVENT AND CLK='1' THEN
		IF LOAD = '1' THEN   --预置
			Q1 := DATA;
		ELSE 
			IF M ='0' THEN   --右移
				Q1 := Q1(0)&Q1(7 DOWNTO 1);
			ELSIF M ='1' THEN    --左移
				Q1 := Q1(6 DOWNTO 0)&Q1(7);
			END IF;
		END IF;
	END IF;
	Q<=Q1;
END PROCESS;
END ARCHITECTURE hbv;

最后

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