【校招Verilog进阶挑战】时序逻辑篇：VL5 信号发生器题目题解

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我是靠谱客的博主活力期待，最近开发中收集的这篇文章主要介绍【校招Verilog进阶挑战】时序逻辑篇：VL5 信号发生器题目题解，觉得挺不错的，现在分享给大家，希望可以做个参考。

题目

题目描述：

请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。

模块的接口信号图如下：

在这里插入图片描述

模块的时序图如下：

在这里插入图片描述

请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效
wave_choise：2比特位宽的信号，根据该信号的取值不同，输出不同的波形信号

输出描述：
wave：5比特位宽的信号，根据wave_choise的值，输出不同波形的信号

首先是

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