基本触发器和钟控触发器

前面学的是组合逻辑电路，也就是说电路的输出只取决于输入
这一章学的是时序逻辑电路，也就是说任意时刻的输出不仅与此时刻的输入有关，而且还与电路原来状态有关

时序逻辑电路的一种就是触发器，我们这一章学4种触发器，分别是基本触发器，钟控触发器，主从触发器，边沿触发器。它们都是不断进化的。

基本触发器
基本触发器由两个与非门或者两个与或门交叉耦合组成，我们学习两个与非门组成的触发器
与非就是只要有一个输入为0，输出就是1，只有当两个输入均为1时，输出才为0
你看书上178页下面那两张图，它存在反馈，SD非端叫置1端，RD非叫置0端，它们二者都是低电平有效，低电平有效其实就是当它们SD非和RD非两个等于0时触发器才工作，触发器的置1其实就是Q=1，既然Q都等于1了，那Q非你懂的，所以我们只以Q来判断触发器是置谁，当Q=0是，触发器置0。

我们来研究一下179页上面那段话
假设RD非和SD非均为0，所以这时两个输出端均为1，这时我们将RD非和SD非从0变为1，这时候就有问题了，如果接RD非的那个端子的延迟小于接SD非的那个端子，那么接RD非这个端子的输出首先从1变为0，而那个来不及反应所以现在是1，我们在讨论另一个情况，接RD非端子的延迟大于接SD非端子的延迟，你自己推吧。

书上179页中上那幅图你自己对着179页下面那张表推吧，很好推的。

初始状态其实并不影响下一态
给人感觉其实仅仅体现在图形上的变化
不管出态是啥，不管是1还是0，在图形上都表示为增大或者减小，不管是增大还是减小，反正都是变了
下一态该变啥就变啥，下一态也叫次态
保持就是SD非和RD非均为1
不确定就是SD非和RD非均为0

对于179页上面那段话我们还有另外一种解释，当RD非和SD非同时为0时，输出就是1，所以Q=1，Q非也等于1，这显然不对，所以就有了先后之分。

书上180页给的特征方程是由卡诺图得出来的，记住它。

我们来看一下状态转移图
首先我们从这幅图的左上开始，首先假设初态为0，因为RD非是1,SD非是0，所以下一态是1，所以当RD非为1，SD非为任意值的时候，因为下一态是1即就是出态为1，所以根据真值表下一态是1，接下来你自己推，很简单的。

描述逻辑电路的方法
1.真值表
2.一般式或者叫标准式
3.逻辑电路图
4.卡诺图

钟控触发器
钟控触发器分为：钟控R-S触发器，钟控D触发器，钟控J-K触发器，钟控T触发器

钟控R-S触发器
基本触发器的输入变了，触发器的状态就会发生变化，我们希望那两个输入仅仅是作为触发器状态变化的条件，而不是决定其状态变化，所以我们引入脉冲信号CP。

我们先看书上181页下那张图
181页下面的右边有其推导过程，因为是与非，你直接下与非的表达式，然后假设CP是1或者0，算出的式子在带入到180页5-1-1中就可以了。它的真值表和状态转移图在书上182页。你自己看，和基本触发器一样的原理。
上面忘了说了，那个不确定的要画成一个正方形，它的上下左右全是虚线

钟控D触发器
因为钟控R-S触发器有约束条件，从而限制了它的使用，钟控D触发器没有约束条件。
还是老规矩，假设CP等于1或0，推出的式子带到5-1-1式中就可以了

钟控J-K触发器
这个也没有约束条件，和之前一样

钟控T触发器
这个触发器其实就是将钟控J-K触发器的输入J和K端连在一起看作T端而成的

最后

以上就是拉长水蜜桃为你收集整理的基本触发器和钟控触发器的全部内容，希望文章能够帮你解决基本触发器和钟控触发器所遇到的程序开发问题。

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