概述
文章目录
- 一、在Quartus-II中自己用门电路设计一个D触发器及仿真
- 1、创建工程
- 2.创建方框文件
- 3.编译原理图文件
- 4.创建vwm格式波形文件
- 5.仿真结果
- 二、在Quartus-II中直接调用一个D触发器及仿真
- 1、创建工程
- 2.调用D触发器
- 3.仿真结果
- 三、在Quartus-II中用Verilog语言写一个D触发器及仿真
- 1.编写Verilog文件
- 2.查看生成的电路图
- 3.仿真效果
- 四、参考链接
一、在Quartus-II中自己用门电路设计一个D触发器及仿真
1、创建工程
File->New Project Wizard,选择存储路径和工程名称:
选择芯片类型和型号:
完成工程创建,点击Finish::
2.创建方框文件
选择New:
选择Block Diagram/Schematic File:
选择nand2,二个输入的与非门,依次添加四个and2和一个非门not:
添加完成:
选择连线工具
连线效果,保存电路图:
3.编译原理图文件
选择Tools->Netlist Viewers->RTL Viewer:
硬件电路图:
4.创建vwm格式波形文件
new->University Program VWF:
选择Edit->Insert->Insert Node or Bus:
添加Node or Bus:
添加效果:
选中CLK,产生时钟信号:
选择D,Q信号Q1,进行编辑 双击对应部分,对value进行修改
点击时序仿真:
5.仿真结果
二、在Quartus-II中直接调用一个D触发器及仿真
1、创建工程
同上
2.调用D触发器
File->New->Block:
连接如下:
编译:
查看硬件电路图:
3.仿真结果
三、在Quartus-II中用Verilog语言写一个D触发器及仿真
1.编写Verilog文件
new->Verilog HDL File:
代码:
//VOL_chufaqi是文件名
module VOL_chufaqi(d,clk,q);
input d;
input clk;
output q;
reg q;
always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
begin
q <= d;//上升沿有效的时候,把d捕获到q
end
endmodule
编译结果:
2.查看生成的电路图
3.仿真效果
四、参考链接
https://blog.csdn.net/qq_43279579/article/details/115286467
最后
以上就是唠叨小兔子为你收集整理的Quartus-II13.1三种方式实现D触发器及时序仿真一、在Quartus-II中自己用门电路设计一个D触发器及仿真二、在Quartus-II中直接调用一个D触发器及仿真三、在Quartus-II中用Verilog语言写一个D触发器及仿真四、参考链接的全部内容,希望文章能够帮你解决Quartus-II13.1三种方式实现D触发器及时序仿真一、在Quartus-II中自己用门电路设计一个D触发器及仿真二、在Quartus-II中直接调用一个D触发器及仿真三、在Quartus-II中用Verilog语言写一个D触发器及仿真四、参考链接所遇到的程序开发问题。
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