文章目录
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- 一、写代码需知
- 二、多路选择器
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- 2.1、2选一多路选择器
- 2.2、3-8译码器（decoder）
- 2.3、用两个半加器实现全加器（层次化设计）
- 2.4、寄存器（D触发器、时序电路）
- 2.5、锁存器（组合电路会产生Latch）
一、写代码需知
- 1、Verilog是并行执行的！！！
- 2、
if else有优先级，不写else，一定会产生Latch（锁存器）---》组合逻辑才有Latch - 3、
case无优先级，不写default，且没有枚举完所有情况
最后
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