Verilog实现任意时钟周期延时的方法小结

68 阅读 0 评论 45 点赞

我是靠谱客的博主体贴狗，这篇文章主要介绍Verilog实现任意时钟周期延时的方法小结，现在分享给大家，希望可以做个参考。

方法一：非阻塞赋值延时打拍

这个方法是最简单的实现延时的方法，缺点是如果延时的周期比较长的话，要写的东西也会变得很多

复制代码

1
2
3
4
5
6
7
always @ (posedge clk) begin
     d1 <= d;
     d2 <= d1;
     .......
     dout <= dn;
end

通过这种方式可以把信号延时n个周期。

方法二：移位寄存器延时

这个方法也比较简单，实现起来也很容易，缺点是消耗的资源比较大

复制代码

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
//延时N个时钟周期
parameter N=4;
reg [N-1:0] temp;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
	    temp <= 0;
        end
    else if(in1) begin
        temp[N-1:0] <= {temp[N-2:0],in1};
    end
    else begin
        temp[N-1:0] <= {temp[N-2:0],1'b0};
    end
end
assign out1 = temp[N-1];

方法三：计数器实现任意周期延时

该方法较为节省资源，能实现任意周期的延时

复制代码

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
parameter delay_per = 8'h4;//延时周期数
reg flag;
reg [7:0] delay_count;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        flag <= 0;
        end
    else if(in1)begin
        flag <= 1;
        end
    else if(delay_count == delay_per)begin
        flag <= 0;
        end
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        delay_count <= 0;
        out1 <= 0;
        end
    else if(delay_count == delay_per && flag == 1'b1)begin
        delay_count <= 0;
        out1 <= 1;
        end
    else if(flag == 1'b1)begin
        delay_count <= delay_count + 1'b1;
        out1 <= 0;
        end
    else begin
        delay_count <= 0;
        out1 <= 0;
    end
end