verilog中简单的one-hot 状态机转换one-hot 编码verilog中写法

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我是靠谱客的博主自由小蚂蚁，这篇文章主要介绍verilog中简单的one-hot 状态机转换one-hot 编码verilog中写法，现在分享给大家，希望可以做个参考。

简单的one-hot 状态机转换

one-hot 编码
verilog中写法

one-hot 编码

0001 0010 0100 1000
如上例每次只有1个bit位置high其余low的状态叫one-hot，相反只有1个bit low 其余bit high 叫 one-cold。

verilog中写法

一般状态机转换中我们会先

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paremeter A = 0001, B = 0010, C = 0100, D = 1000;

像这样预设值，这里介绍一种新的方法，

在这里插入图片描述
如上图的变化，如果state想变到 A状态的话有２种方式，一是从A　in＝０，二是　C　in＝０。所以等式可以写成A: next_state[0] = state[0]&(~in) | state[2]&(~in)。这种形式相较于传统的状态机转换要简单很多，这种形式叫做“drive equation by inspection”。

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module top_module(
    input in,
    input [3:0] state,
    output [3:0] next_state,
    output out); //
 
    parameter A=0, B=1, C=2, D=3;
 
    // State transition logic: Derive an equation for each state flip-flop.
    assign next_state[A] = state[A] & ~in | state[C] & ~in;
    assign next_state[B] = state[A] & in | state[B] & in | state[D] & in;
    assign next_state[C] = state[B] & ~in | state[D] & ~in;
    assign next_state[D] = state[C] & in;
 
    // Output logic: 
    assign out = state[D];
 
endmodul