概述
题目
描述
实现一个深度为8，位宽为4bit的ROM，数据初始化为0，2，4，6，8，10，12，14。可以通过输入地址addr，输出相应的数据data。
接口信号图如下：
使用Verilog HDL实现以上功能并编写testbench验证。
输入描述：
clk：系统时钟
rst_n：异步复位信号，低电平有效
addr：8bit位宽的无符号数,输入到ROM的地址
输出描述：
data：4bit位宽的无符号数，从ROM中读出的数据
题解
`timescale 1ns/1ns
module 最后
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