概述
实验要求
源代码
`timescale 1ns / 1ps
module my_shift_register(
input CR_, CLK,
input [1:0] S,
input SR, SL,
input [7:0] D,
output reg [7:0] Q
);
always @(negedge CR_ or posedge CLK)
begin
if(!CR_)
begin
Q <= 8'b00000000;
end
else if (S[1:0] == 2'b00)
begin
Q <= Q;
end
else if(S[1:0] == 2'b01)
begin
Q <= (Q >> 1);
Q[7] <= SR;
end
else if(S[1:0] == 2'b10)
begin
Q <= (Q << 1);
Q[0] <= SL;
end
else if(S[1:0] == 2'b11)
begin
Q <= D;
end
end
endmodule最后
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