杭电数字电路课程设计-实验十四-基本寄存器设计实验

实验目的

1. 学习寄存器的原理与设计方法；
2. 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法。

实验要求

1. 使用合适的或者你喜欢的描述方式，编程实现4D寄存器
2. 课前任务：在Xilinx ISE上完成创建工程、编辑程序源代码、编程、综合、仿真、验证，确保逻辑正确性。
3. 实验室任务：配置管脚，将输入数据信号D[3:0]、控制信号OE#、CLR和CLK信号连接到开关上，注意CLK要接到经过硬件消抖的开关上，将输出Q[3:0]连接到4个LED灯。 生成*.bit文件，完成板级验证。
4. 撰写实验报告。

实验原理

程序代码

module jicunqi(OE,CLR,CLK,Q,D);
input[3:0] D;
input OE,CLR,CLK;
output reg[3:0] Q;
always@(OE or CLR or CLK)
if(OE)
begin
Q[3]=0;Q[2]=0;Q[1]=0;Q[0]=0;
end
else if(CLR==1)
begin
Q[3]=0;Q[2]=0;Q[1]=0;Q[0]=0;
end
else if(CLR==0&&CLK==1)
begin
Q[3]=D[3];
Q[2]=D[2];
Q[1]=D[1];
Q[0]=D[0];
end
endmodule

测试用例

	initial begin
OE = 1;
CLR = 0;
CLK = 0;
D=4'b1100;
#100;
OE = 0;
CLR = 0;
CLK = 1;
D=4'b1100;
#100;
OE = 0;
CLR = 0;
CLK = 0;
D=4'b1100;
#100;
OE = 0;
CLR = 1;
CLK = 0;
D=4'b1100;
#100;
OE = 0;
CLR = 0;
CLK = 1;
D=4'b1100;
#100;
OE = 0;
CLR = 1;
CLK = 1;
D=4'b1100;
#100;
OE = 0;
CLR = 0;
CLK = 1;
D=4'b0011;
#100;
end
endmodule

仿真波形图

电路管脚图

引脚配置文件

NET "D[3]" IOSTANDARD = LVCMOS18;
NET "D[2]" IOSTANDARD = LVCMOS18;
NET "D[1]" IOSTANDARD = LVCMOS18;
NET "D[0]" IOSTANDARD = LVCMOS18;
NET "Q[3]" IOSTANDARD = LVCMOS18;
NET "Q[2]" IOSTANDARD = LVCMOS18;
NET "Q[1]" IOSTANDARD = LVCMOS18;
NET "Q[0]" IOSTANDARD = LVCMOS18;
NET "CLK" IOSTANDARD = LVCMOS18;
NET "CLR" IOSTANDARD = LVCMOS18;
NET "OE" IOSTANDARD = LVCMOS18;
NET "D[3]" PULLDOWN;
NET "D[2]" PULLDOWN;
NET "D[1]" PULLDOWN;
NET "D[0]" PULLDOWN;
NET "CLR" PULLDOWN;
NET "CLK" PULLDOWN;
NET "OE" PULLDOWN;
NET "D[3]" LOC = T3;
NET "D[2]" LOC = U3;
NET "D[1]" LOC = T4;
NET "D[0]" LOC = V3;
NET "Q[3]" LOC = R1;
NET "Q[2]" LOC = P2;
NET "Q[1]" LOC = P1;
NET "Q[0]" LOC = N2;
NET "CLK" LOC = W4;
NET "CLR" LOC = v4;
NET "OE" LOC = Y6;
NET "CLR" LOC = V4;

工程文件

工程文件: 基本寄存器设计实验.
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最后

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