我是靠谱客的博主 玩命石头,最近开发中收集的这篇文章主要介绍verilog仿真文件编写,觉得挺不错的,现在分享给大家,希望可以做个参考。

概述

verilog仿真文件大概框架:

·timescale 1ns/1ps           //但需要时间
module   xxx_tb();        //仿真文件不需要输入和输出,
intput clk;
reg   [width:0]  xx;             //根据需求定义激励及位宽度

initial
    begin

    #xx   ......        //用延时命令
    $stop;             //系统命令,停止仿真
    end
............................        //实例化模块;

转载于:https://www.cnblogs.com/kwinwei/p/9022165.html

最后

以上就是玩命石头为你收集整理的verilog仿真文件编写的全部内容,希望文章能够帮你解决verilog仿真文件编写所遇到的程序开发问题。

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