Xilinx fpga实现LVDS高速ADC接口

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我是靠谱客的博主傻傻宝贝，最近开发中收集的这篇文章主要介绍Xilinx fpga实现LVDS高速ADC接口，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

LVDS

即Low-Voltage Differential Signaling。FPGA的selecteIO非常强大，支持各种IO接口标准，电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES，IDDR，IDELAY，OSERDES，ODDR这种资源在FPGA的IOB中多得是（每个IO都对应有，最后具体介绍），根本不担心使用。最近刚在项目中用到，提供一个思路，具体的器件使用参考FPGA手册。

使用的AD芯片是ADI的AD9653，125M16bit高精度高速ADC，用到的采样速率是80M。其SPI配置会单独开一篇来讲，SPI配置里面有个大坑，本来以为调好了的，后来又发现了问题，调了三天才定位到问题在哪，这就是硬件的魅力（坑爹）所在了吧。这里主要介绍FPGA的接收部分。

接收ADC数据的时序图，

有几点需要注意：

0 , 可以看出分成三种信号，数据采样时钟DCLK，帧同步信号FCLK，和输入数据DATA

1，输入数据采样时钟默认是已经对齐了输入数据的中点，但帧时钟是和数据字节边缘对齐的。

2，使用Iserdes接收数据，Idelay调整时钟延迟。

1，对数据采样时钟的处理如下

通过控制延时，使得CLK和经过IBUFDS的BitClk对齐，从而消除IBUFIO和BUFR还有net的延时。这样所有的输入信号都只经过了一个IBUFDS，延时相等。对Idelay的控制，可以手动调节，也可以用自动算法。（参考xapp524）

1.1手动调节对齐

首先来看看手动调节算法，用vivado的vio可以很方便的输入输出，可手动在线修改观察现象，对后面的自动训练算法也有一定的启发作用。

默认R_delay_cnt=0时，可以看到输入的正弦波形很乱

慢慢的增加R_delay_cnt，当R_delay_cnt=12时，开始出现稳定的正弦波，实验发现R_delay_cnt=14，15，16时恰好采到时钟的边缘，也就是跟输入的原始时钟对齐了，可以看到采到边缘是allign_word一直在跳变，有的是0，有的是1。一直到R_delay_cnt=18，正弦波都很稳定。有效窗口可以准确计算出来，200M的Idelay参考时钟，78ps/tap。7tap*78ps=546ps。说明数据的有效窗口很小，毕竟是320M的DDR，半个周期都才1.56ns.

继续增加R_delay_cnt，当R_delay_cnt=20时，正弦波又变得不规则了。

最后取R_delay_cnt=15，可以在代码里面写死。

1.2自动训练算法

既然有了手动调节的算法，为什么还要用自动训练对齐的算法呢？在高低温测试的时候，器件的延迟会受温度的影响发生变化，特别是在时钟频率很高，数据有效窗口很小的时候，这时候就需要能够动态的改变R_delay_cnt的值去自适应delay的变化，增加了鲁棒性。

有了上面的手动调节算法，自动训练的思路也很简单了。上电复位后R_delay_cnt一直自加，记下最后一个全0和第一个全1的值，取中点。这里只考虑了一种情况，还可能是从全1到全0的情况。代码如下

2，对帧同步信号和数据的处理

用上面产生的数据采样时钟同时去采样FCLK和DATA，使用Iserdes可以1:8进行串并转换。但是我们不知道字节的边界在哪里，所以要使用一个bit_slip对串转并的结果进行移位，移位的同时检测FCLK转换的输出，当输出是8’b11110000的时候就停止移位。

利用FC找到字节边界的代码如下

数据采样代码和上面的差不多

当数据率不是很高的IDDR数据，使用DDR替代Iserdes接收。IDDR和Iserdes使用的资源相同（待验证）

附：用到的FPGA资源详解

HR Bank真实的器件如下，一对IOB，可单独使用，可差分使用。后面的资源从上到下依次是ISERDES（ILOGIC）,IDELAY,OLOGIC(OSERDES),ILOGIC,IDELAY,OLOGIC。(ILOGIC可作为IDDR，OLOGIC可作为ODDR)。左上角的是一个clock region(如X0Y2)的中间分布的四个BUFIO和BUGR（局部时钟驱动，局部时钟分频，二者延时相等）。后面是一个IDELAYCTRL。