异步复位同步释放_异步复位，同步释放

109 阅读 0 评论 72 点赞

我是靠谱客的博主个性豌豆，最近开发中收集的这篇文章主要介绍异步复位同步释放_异步复位，同步释放，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

逻辑电路的任何一个寄存器、存储器结构和其他逻辑单元都必须要附加复位逻辑电路，以保证电路能够从错误状态中恢复，可靠地工作。对于综合实现的真实电路，通过复位使电路进入初始状态或者其他预知状态

通常来说，时序电路是一个双稳态电路，上电之后必须要有一个初始态，才可以正常运行。组合逻辑电路，没有存储功能，不需要复位信号

一、同步复位和异步复位

1、同步复位

来看一个简单的同步复位的D触发器，Verilog代码如下：

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk)
        if (reset == 1'b1) q<=7'h00;
    else q<=d;
endmodule

同步复位的优点：

1). 抗干扰性高，可以剔除复位信号中周期短于时钟周期的毛刺，增强电路的稳定性；

2). 有利于静态时序分析工具的分析；

3). 有利于基于周期的仿真工具的仿真。

同步复位缺点：

1). 大多数逻辑器件的目标库内的DFF都只有异步复位端口，适用同步复位时，综合器就会在寄存器的数据输入端插入组合逻辑，占用更多的逻辑资源；

2). 同步复位依赖于时钟，如果电路中的时钟信号出现问题，无法完成复位。

3). 对复位信号的脉冲宽度有要求，必须大于指定的时钟周期，由于线路上的延迟，可能需要多个时钟周期的复位脉冲宽度，且很难保证复位信号到达各个寄存器的时序；

复位信号的脉冲宽度要求

2、异步复位

来看一个简单的同步复位的D触发器，Verilog代码如下：

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);
    always @(posedge clk or posedge areset)
        if(areset == 1'b1) q<=8'h00;
    else q<= d;
endmodule

异步复位的优点：

1). 无需额外的逻辑资源，实现简单，而且CPLD有针对复位信号的全局不限资源，可以保证复位管脚到各个寄存器的clock skew最小(注意不是到各个寄存器的延迟最小)；

2). 复位信号不依赖于时钟。

异步复位缺点：

1). 复位信号容易受到外界的干扰，如毛刺等影响；

2). 复位信号释放的随机性，可能导致时序违规，倘若复位释放时恰恰在时钟有效沿附近，就很容易使电路处于亚稳态，如下图。

二、异步复位，同步释放

来看一个简单的异步复位，同步释放的电路代码及电路图

module sync_async_reset ( 
		input    clk, 
		input    rst_i, 
		input    data_a, 
		input    data_b, 
		output   out_a, 
		output   out_b
 ); 
 
	reg     d1, d2;
	reg     d3, d4;
	assign  out_a = d3;
	assign  out_b = d4;
	assign  rst_o = d2;
	
	always @ (posedge clock, negedge rst_i) begin
		if (!rst_i) begin               
			d1 <= 1'b0;                  
			d2 <= 1'b0; 
		end 
		else begin                
			d1 <= 1'b1;                  
			d2 <= d3;
		end
	end
		
	always @ (posedge clock, negedge rst_o) begin 
		if (!rst_o) begin             
			d3 <= 1'b0;            
			d4 <= 1'b0;
		end 
		else begin         
			d3 <= data_a;               
			d4 <= data_b;
		end
	end
 endmodule