加减计数器题目描述请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。模块的接口信号图如下：`timescale 1ns/1nsmodule count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg[3:0] num; always@(pos
FPGA
2023-03-11
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