Verilog的基础语法

一、数字电路的基础知识

1.逻辑值

逻辑0：表示低电平，相当于电路中的GND。
逻辑1：表示高电平，相当于电路中的VCC。
逻辑X：表示未知，有可能是高电平也有可能是低电平。
逻辑Z：表示高阻态，外部没有激励信号，是悬空状态。

2.数字进制格式

Verilog数字进制格式包括有二进制、八进制、十进制和十六进制。一般常用的进制有二进制、十进制和十六进制。
二进制的表示如下：

4’b10101 表示4位二进制数0101

十进制的表示如下：

4’d2 表示4位十进制数2（二进制0010）

十六进制的表示如下：

4’ha 表示4位十六进制数字a（二进制1010）

前面的数字“4”代表的是位宽，如果没有标明的话默认为32；而单引号后面的b、d、h代表的是多少进制，b或B是二进制，d或D是十进制，h或H是十六进制，o或O是八进制；后面的数字就是对应进制下的数。

3.标识符

标识符用于定义模块名、端口名、信号名等。

注意事项：

• 标识符可以是任意一组字母、数字、$符号和 _（下划线）符号的组合
• 标识符的第一个字符必须是字母或下划线
• 标识符区分大小写

推荐写法：

• 不建议大小写混合使用
• 普通内部信号建议全部小写
• 采用一些有意义的有效的名字
• 用下划线区分次
• 采用前缀或后缀，如时钟信号可采用前缀clk

例如：sum、cpu_addr、clk_50、clk_cpu

二、数据类型

在Verilog中主要有三大数据类型：寄存器数据类型（reg）、线网数据类型（wire）和参数数据类型。其中真正在数字电路中起作用的只有寄存器数据类型（reg）和线网数据类型（wire）。

1.寄存器数据类型

寄存器表示的是一个数据存储单元，可以通过赋值语句来改变寄存器存储的值。寄存器数据类型的关键字为 reg ，默认初始值为不定值x。

//reg define
reg [31:0] delay_cnt;    //延时计数
reg		   key_reg;

reg数据类型只能在 always 语句和 initial 语句中被赋值。
如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器。
如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线。

2.线网数据类型

线网数据类型表示的是结构实体（例如门）之间的物理连线，并且用线网数据类型定义的变量是不能存储值的，他的值由驱动它的元件所决定。驱动线网类型变量的元件有门、连续赋值语句（assign）等。
如果没有驱动元件连接到线网类型的变量上的话，则该变量就是高阻悬空状态，其值为逻辑值z。

//wire define
wire key_flag;

3.参数数据类型

顾名思义参数数据类型定义的变量就是被当做一个参数使用，通常我们使用这种变量来定义状态机的状态以及数据位宽和延迟大小。在模块调用时，可通过参数传递来改变调用模块的
在Verilog HDL中用 parameter 关键字定义，我们可以一次定义多个参数，参数与参数之间使用逗号隔开，但我们一般为了提高程序的可读性和可维护性选择一下定义方式：

//parameter define
parameter H_SYNC = 11'd41;
parameter H_BACK = 11'd2'
parameter H_DISP = 11'd480;
parameter H_FPONT = 11'd2;
parameter H_TOTAL = 11'd525;

三、运算符

1.关系运算符

关系运算符有六种，比较简单就不在此多做赘述。

2.逻辑运算符

逻辑运算符有三种，分别是非（ ! ）、与（ && ）、或（ || ），其使用方法为

非：!a ； a的非，a为1是，a的非为0；反之亦然
与：a && b ； a 和 b 都为1时，a&&b才为1；其余情况都为0
或：a || b ； a 和 b 中只要有一个为1，其结果就为1

3.条件操作符

条件运算符的符号为（?:），其使用方法如下：

return = a ? b : c; 如果 a为真则 a = b ,a 为假则 a = c 。

4.位运算符

位运算符有四种分别为取反（~）、相与（&）、或（|）、异或（^），使用方法如下：

取反 ~ : ~a； 将 a 的每一位都取反
相与 & : a & b； 将 a 的每个位与 b 相同的位进行相与
或 | : a | b； 将 a 的每个位与 b 相同的位进行相或
异或 ^ : a ^ b； 将 a 的每个位与 b 相同的位进行异或

5.移位运算符

移位运算符有两种分别为左移运算符（<<）和右移运算符（>>），使用方法如下：

左移运算符>>：a<<b；将a左移b位
右移运算符<<：a>>b；将a右移b位

需要注意的是两种移位运算符都是用0来填补移出的空位，并且左移时相应的位宽增加，右移时位宽不变。

6.拼接运算符

拼接运算符是Verilog中特有的运算符，其符号表示为{}，使用方法如下：

c={a,b}； //将a和b拼接起来作为一个新的信号

如果变量 a 和变量 b 都是位宽为8的变量，那么变量 c 的位宽为12。原理如下：变量 a 全部用作变量 c 的高位，而变量 b 的低四位作为变量 c 的低四位，如此结合，变量 c 应为一个位宽为12的变量

最后

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