我是靠谱客的博主 辛勤芝麻,这篇文章主要介绍数字IC设计之1 亚稳态,现在分享给大家,希望可以做个参考。

降低亚稳态

同步时钟中时钟周期应该满足 建立时间、保持时间、污染延时时间。否则,出现亚稳态。

异步系统中,当违反建立和保持时间时,会输出介于两个有效状态之间的中间级电平。

一、多级同步器  

两个触发器

结论:两级触发器已经将亚稳态消除的足够小;三级和更多级虽然能将亚稳态出现概率降得更低,但影响电路效率。

增加寄存器进行同步只是降低亚稳态出现的概率,并不能从根本上消除。

二、边沿检测同步电路

左边:两个同步的触发器,将其他时钟域信号同步到clock2的时钟域中。

右边:触发器+逻辑门(异或)。逻辑门的两个输入在时序上差了一个周期。

三、脉冲同步器法

最后

以上就是辛勤芝麻最近收集整理的关于数字IC设计之1 亚稳态的全部内容,更多相关数字IC设计之1内容请搜索靠谱客的其他文章。

本图文内容来源于网友提供,作为学习参考使用,或来自网络收集整理,版权属于原作者所有。
点赞(81)

评论列表共有 0 条评论

立即
投稿
返回
顶部