设计一个序列信号发生器电路，能在CLK信号作用下周期性输出“0010110111”的序列信号.
module sequence(
input clk,
input rst_n,
output out
);
reg [9:0] sequence;
always@(posedge clk or negedge rst_n) begin
if(!rst_n)
sequence <= 10'b0010110111;
else
sequence <= {sequence[8:0],sequence[9] };
end
assign out = sequence[9] ;
endmodule
最后
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