异步计数器

下降沿触发

将低位触发器Q端接至高位触发器，以Q端下降沿作为高位的时钟信号。

上升沿触发

将每一位触发器的进位脉冲改为Q’端输出即可。

异步二进制减法计数器

在末位-1时，从低位到高位逐位借位方式工作。
原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转。

那么可以发现异步二进制加减法计数器都是将低位Q输出端连到高位时钟输入端组成的。
1.下降沿方式：加法：Q为输出端；减法：Q’为输出端
2.上升沿方式：加法：Q’为输出端；减法：Q为输出端

异步十进制计数器

我们希望实现的是可以在4位二进制计数过程修改得到。
则修改时需要解决的问题是：如何使4位二进制计数器在计数过程中跳过1010到1111这6种状态。

我们引入的是异步十进制加法计数器典型电路。假设所用的触发器为ttl电路，JK端悬空时相当于接入高电平。
与二进制电路不同的是：在FF3前加了一个与门，使J3=Q1Q2。看时序图可知，每次Q0下降沿来时，J3=Q1Q2=0，则FF3可以一直保持0不变。
可以看到当第九个计数脉冲来的时候，Q3Q2Q1Q0=1001;第十个脉冲来时，FF0=0,且Q0的下降沿使FF3置0，则电路从1001返回至0000状态，成为了十进制计数器。

二－五－十进制异步计数器74LS290

二进制计数器（或二分频器 ）——只输入计数脉冲CLK0，由Q0输出，FF1 —FF3不用。

五进制计数器（或五分频器）——只输入计数脉冲CLK1 ，由Q3 输出，FF0不用。

十进制计数器（或十分频器）——将CLK1端与Q0连接，输入脉冲CLK0，由Q3 输出。

但使用异步计数器也有使用缺点。1.工作频率较低，可能需要经过各级触发器传输延迟时间之和后才能建立起新状态2.电路状态译码时存在竞争-冒险现象。

最后

以上就是害怕红牛为你收集整理的异步计数器的全部内容，希望文章能够帮你解决异步计数器所遇到的程序开发问题。

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