杭电数字电路课程设计-实验十-JK触发器设计实验

实验目的

1. 学习JK触发器的原理与设计方法；
2. 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法。
3. 掌握时序电路设计方法，以及时钟的处理。

实验要求

1. 使用合适的或者你喜欢的描述方式，编程实现规定特性的JK触发器；

2. 课前任务：在Xilinx ISE上完成创建工程、编辑程序源代码、编程、综合、仿真、验证，确保逻辑正确性。

3. 实验室任务：配置管脚，将输入CLK、J和K连接到3个开关上，注意CLK要接到经过硬件消抖的开关上；将2个输出信号Q和Q#连接到2个LED灯。生成*.bit文件，完成板级验证。

4. 撰写实验报告。

实验原理

程序代码

module jk(J,K,CLK,Q,Qn);
	  input J,K,CLK;
	  output Q,Qn;
	  
	  reg Q=0;
	  assign Qn=~Q;
	  
	  always@(negedge CLK)
	    case({J,K})
		    2'b00:Q<=Q;
			2'b01:Q<=0;
			2'b10:Q<=1;
			2'b11:Q<=~Q;
			
	  endcase
endmodule

电路管脚图

引脚配置文件

NET "CLK" LOC = R4;
NET "J" LOC = T3;
NET "K" LOC = U3;
NET "Q" LOC = R1;
NET "Qn" LOC = P2;

NET "CLK" IOSTANDARD = LVCMOS18;
NET "J" IOSTANDARD = LVCMOS18;
NET "K" IOSTANDARD = LVCMOS18;
NET "Q" IOSTANDARD = LVCMOS18;
NET "Qn" IOSTANDARD = LVCMOS18;

NET "CLK" PULLDOWN;
NET "J" PULLDOWN;
NET "K" PULLDOWN;

工程文件

工程文件: JK触发器设计实验.

最后

以上就是端庄翅膀为你收集整理的杭电数字电路课程设计-实验十-JK触发器设计实验的全部内容，希望文章能够帮你解决杭电数字电路课程设计-实验十-JK触发器设计实验所遇到的程序开发问题。

如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。