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义气泥猴桃,这篇文章主要介绍
一个比较简单的D触发器4分频verilog程序,现在分享给大家,希望可以做个参考。
转自 http://blog.sina.com.cn/s/blog_605fa0af0100djnz.html
将两个D触发器级联起来,前一个D触发器的输出做为下一个触发器的时钟输入,就构成了一个由两个D触发器形成的4分频程序,代码如下所示:
module D_ff_4div(clkin,reset_n,clkout);
input clkin,reset_n;
output clkout;
wire in1,in2,clkin_2;
reg out;
reg clkout_1;
assign in1=~clkout_1;
assign clkin_2=clkout_1;
assign in2=~out;
assign clkout=out;
always@(posedge clkin) //由第一个D触发器构成的2分频程序;
begin
if(!reset_n)
begin
out<=0;
clkout_1<=0;
end
else
clkout_1<=in1;
end
always@(posedge clkin_2) //由第二个D触发器构成的2分频程序,时钟输入为上面的输出;
begin
if(!reset_n)
out<=0;
else
out<=in2;
end
endmodule
代码经过验证,欢迎高手批评指正。
最后
以上就是义气泥猴桃最近收集整理的关于一个比较简单的D触发器4分频verilog程序的全部内容,更多相关一个比较简单内容请搜索靠谱客的其他文章。
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