我是靠谱客的博主 飞快小懒虫,这篇文章主要介绍基础篇-verilog-实现循环左移右移,现在分享给大家,希望可以做个参考。

//实现循环右移
reg [7:0] shifter;
always(posedge clk )
begin
shifter<={shifter[0],shifter[7:1]};
end

//解释:每一次都是把原来的最低位,往最高位搬移一次。
//实现循环左移
reg [7:0] shifter;
always(posedge clk)
begin
shifter<={shifter[6:0],shifter[7]};
end

//每一次都是把原来的最高位,往最低位搬移一次

最后

以上就是飞快小懒虫最近收集整理的关于基础篇-verilog-实现循环左移右移的全部内容,更多相关基础篇-verilog-实现循环左移右移内容请搜索靠谱客的其他文章。

本图文内容来源于网友提供,作为学习参考使用,或来自网络收集整理,版权属于原作者所有。
点赞(58)

评论列表共有 0 条评论

立即
投稿
返回
顶部