《数字逻辑设计与计算机组成》一练习

练习

2.1 当x = 1、y = 0、z = 1和x = 1、y = 1、z = 0时，计算。
2.2 当_c = 0、x = 1和_c = 1、x = 1且_c是一个低电平信号时，计算。
2.3 分别求出和的真值表，并证明德摩根定律。它们的真值表一样吗？
2.4 分别求出和的真值表，并证明德摩根定律。它们的真值表一样吗？
2.5 画出的电路图，然后按照本书中介绍的步骤将其转换成用与非门表示的电路。
2.6 当x = 1、y = 0、z = 1和x = 1、y = 1和z = 0时，计算。
2.7 画出的电路图，然后按照本书中介绍的步骤将其转换成用或非门表示的电路。
2.8 给出表达式（SOP表达式），求出与其等价的POS表达式。提示：首先运用规则“f的POS表达式= 的SOP表达式的取反”找出的SOP表达式。
2.9 对的SOP表达式运用对偶定律求出f的POS表达式。
2.10 假设我们需要建立函数Y = 2X + 3，其中在硬件中X代表3位无符号数值(x2x1x0)2，Y代表5位数值y4..y0。当输入位为x2、x1和x0，输出位为y4到y0时，建立真值表。然后对于y2（也可以对其他输出重复这些工作）：

    a.    求出输出位y2的规范SOP表达式。
    b.    写出y2的最小项。
    c.    用K图找出y2的最小SOP表达式。
    d.    画出y2的与非门最小电路。
    e.    比较规范SOP表达式和最小SOP表达式所需要的三极管数目。

2.11 用y2的POS表达式重复2.10中的步骤。
2.12 重复2.10中b～d步，但是这次对X使用3位2的补码值且输出y4。
2.13 重复2.12中b～d步，但是这次使用y4的POS表达式。
2.14 用K图的方法找出下列函数的最小SOP表达式：

    a.    
    b.    
    c.    
    d.    

2.15 找出2.14中函数的最小POS表达式。
2.16 用Espresso软件生成函数Y = 2X + 3所有输出位的最小SOP表达式，这里X是小于10的4位无符号数值。当X数值为10～15时，当作无关项忽略掉。
2.17 重复练习2.16，但是用4位2的补码数值，且- 5≤X≤5，且忽略掉X≤- 5和X≥5。
2.18 给定函数Y = X mod 7，X = x3x2x1x0，且为4位无符号输入，Y = y2y1y0，且为3位无符号结果，建立Y的真值表，并且决定y2、y1和y0的SOP和POS表达式。
2.19 用逻辑化简算法求出函数Y = X - 3中的y0的最小SOP表达式，这里X = x3..x0，Y = y3..y0，它们都是4位2的补码数值。
2.20 用逻辑化简算法求出y = Σ (2, 3, 6, 9, 10, 13)的最小SOP表达式。
2.21 f (a, b, c, d) = Σ (1, 3, 5, 7, 10, 11, 14, 15)的素蕴含为和cd。最小表达式的时序图如图2-25所示。画出非最小表达式的电路图，要包含其所有素蕴含，且标出所有中间信号。当其输入从acd = 111到acd = 011时，画出电路的时序图。所画的电路会产生故障吗？
2.22 函数f (a, b, c, d) = Π (0, 2, 4, 6, 8, 9, 12, 13)的最小POS表达式有两个基本的素蕴含(a + b)和( + c)，以及一个非基本的素蕴含(c + d)。

    a.    当输入从acd = 000改变为acd = 100时，画出最小表达式的时序图。所画电路会产生故障吗？
    b.    当输入从acd = 000改变为acd = 100时，画出非最小表达式的时序图。考虑到f包括其所有的素蕴含。这里会有1-冒险吗？

2.23 设计一个二输入的线-或门（提示：运用德摩根定律）。
2.24 求出图2-31中2-1 MUX的POS表达式。
2.25 用4-1 MUX设计函数f (w, x) = Σ (0, 2)。
2.26 用2-4译码器连接4个模块，每个模块输出一位到一位总线上。每一次只有一个模块可以将数据放置在总线上。有时任意模块将不允许在总线上放置数据。给出细节。
2.27 用与非门设计图2-35中的3-2译码器电路。
2.28 假设在问题22中的译码器可以循环地在每10ns中激活每个输出信号，并在每10ns中允许每个模块输出一位。问在每个模块中以字节传输数据的最高速度是多少？总线的最大带宽是多少？提示：传输速度和带宽单位为字节/秒。传输数据的最高速度是每秒钟模块可以传送数据的最大字节数（单位为KB、MB等）。最大总线带宽是总线在每秒钟可以传输的字节最大值。
2.29 对于函数，建立变量x、y和z的Verilog模型并进行仿真，分别使用：

    a.    非门、与门和或门结构描述。
    b.    非门和与非门结构描述。
    c.    有1ns延迟的非门、与非门和有2ns延迟的与门和或门结构描述。
    d.    用“assign”语句进行行为描述。
    e.    用“always”语句进行行为描述。

2.30 对于函数，建立变量x、y和z的Verilog模型并进行仿真，分别使用：

    a.    非门、与门和或门结构描述。
    b.    非门和或非门结构描述。
    c.    有1ns延迟的非门、或非门和有2ns延迟的与门和或门结构描述。
    d.    用“assign”语句进行行为描述。
    e.    用“always”语句进行行为描述。

2.31 建立1-4 MUX的Verilog行为描述并进行仿真，符合以下要求：

    a.    用“if-else”语句。
    b.    用“case”语句。

2.32 建立2-4译码器的Verilog行为描述并进行仿真。使用正确的极性来标记信号名（例如，_x可以用于表示低电平信号，x可以用于表示高电平信号）。

    a.    高电平输入和高电平输出，使用“always”语句。
    b.    高电平输入和低电平输出，使用“always”语句。

2.33 建立3-2译码器的Verilog行为描述并进行仿真。使用正确的极性来标记信号名（例如，_x可以用于表示低电平信号，x可以用于表示高电平信号）。

    a.    高电平输入和高电平输出，使用“always”语句。
    b.    低电平输入和高电平输出，使用“always”语句。