实用计数器的设计

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我是靠谱客的博主糟糕水壶，最近开发中收集的这篇文章主要介绍实用计数器的设计，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

实验目的

1、熟悉Quartus环境，掌握创建工程的基本步骤。

2、熟练掌握VHDL的基本语法

3、学习计数器的设计、仿真和硬件测试，掌握原理图与文本混合设计方法

4、熟练掌握SignalTap Il 的使用方法

二、实验原理

1、实用的D触发器除含有时钟端 CLK 外，还含有异步清零端CLR和时钟使能端ENA。这里的异步并非时序逻辑的异步，而是指独立于时钟控制的复位控制端，在任何时候，只要 CLR=1’，此时 D 触发器的输出端即可清零，与时钟信号无关。

2、嵌入式逻辑分析仪的使用。它的采样部件可以随设计文件一并下载于目标芯片中，用以捕提目标芯片内部系统信号节点处的信息或总线上的数据流，却又不影响原硬件系统的正常工作。这就是 Quartus II 中嵌入式逻辑分析仪 SignalTap II 的目的。在实际监测中， SignalTap II 将测得的样本信号数据暂存于目标器件中的嵌入式 RAM 中，然后通过器件的