以74160为核心部件构成简易电子时钟模型

         之前已用74160为核心部件设计过①60进制加法计数电路②24进制加法计数电路, 且使用的方法为ENT引脚设计法+同步置数法. 这里很有必要再次提及上述两种方法组合使用的优点: ①使用ENT引脚设计法级联两片74160, 可使数字显示在(比如)09->10时保持变化的一致性, ②使用同步置数法设定计数最大值, 可使数字显示在(比如)23->00时保持变化的一致性. 当然, 凡事都没有绝对的好与坏: 当使用同步置数法设计电路后, 我们会发现LOAD引脚已被占用, 若日后考虑加入"修改时间"模块, 那工作将会变得复杂. 后面我会和大家分享该如何采用定性分析的真值表法来完成这较为复杂的控制信号部分. 

        相比之前和大家分享的博文来说, 下面的60进制加法计数电路和24进制加法计数电路都加入了进位输出部分: ①秒计数部分和分计数部分都为60进制加法计数电路, 既然是60进制加法计数电路, 那么其最大状态应为59, 对应的8421码为 0101 1001, 所以进位输出变量将低位74160的QD、QA和高位74160的QC、QA分别引出, 接到四输入与门(这里只有二输入与门7408N, 所以需要三片7408N依次连接实现)的四个输入端即可, 其输出即为60进位加法计数电路的进位输出.  ②时计数部分为24进制加法计数电路, 既然是24进制加法计数电路, 那么其最大状态应为23, 对应的8421码为 0010 0011, 所以进位输出变量将低位74160的QB、QA和高位74160的QB分别引出, 接入三输入与门(这里只有二输入与门7408N, 所以需要两片7408N依次连接实现)的三个输入端即可, 其输出即为24进制加法计数电路的进位输出.

        此处将分计数部分的ENT引脚接到秒计数部分的进位输出引脚, 这一想法来源于用ENT引脚设计法接成100/1000进制加法计数电路. 采用ENT引脚设计法级联而成的电路, 其显示稳定性比采用RCO-CLK引脚级联法设计而成的电路要好, 特别是在低位向高位进位时.

        写到这里, 我感到很有必要再次强调N进制加法计数电路的进位输出Y是如何设定的: 若统一采用上升沿触发的方式, 那么当且仅当电路状态到达最大时(比如60进制加法计数电路到达状态59时), 其进位输出Y为高电平(其余状态对应的进位输出Y均为低电平). 若想采用RCO-CLK引脚级联法设计电路, 那么将低位的进位输出Y通过一级非门连接至高位的CLK引脚即可; 若想采用ENT引脚设计法来设计电路, 那么将低位的进位输出Y直接连接到高位的ENT引脚即可(高位的ENP引脚为高电平). (读者若不能充分理解ENT/ENP引脚的使用方法, 须回过头去复习74160的使用) (对于某一模块的设计来说, 采用ENT设计法级联74160的最大计数范围为0~999, 即最多只能采用三片级联的方式)

        对于74160的使用十分重要, 读者应多多设计, 并仔细推敲其中的奥妙.

最后

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