verilog语法记录（一）

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我是靠谱客的博主震动飞鸟，最近开发中收集的这篇文章主要介绍verilog语法记录（一），觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

昨天师兄给看了一下代码，指出了一些问题，在这记录一下，也给自己提个醒。
1、module xxx（
input i, //这里用逗号，不用分号
output j //最后这里不用逗号
）
2、状态机状态用大写，后面加上_S，下面的一些状态名称就是不够规范的，例如，WAIT_DRAW应该写成WAIT_DRAW_S。
localparam IDLE_S = 4’d0,
INITIAL_S1 = 4’d1,
INITIAL_S2 = 4’d2,
INITIAL_S3 = 4’d3,
START_ACCEL = 4’d4,
WAIT_ACCEL = 4’d5,
JUDGE_C = 4’d6,
JUDGE_R = 4’d7,
JUDGE_S = 4’d8,
START_CLUSTER = 4’d9,
WAIT_CLUSTER = 4’d10,
START_DRAW = 4’d11,
WAIT_DRAW = 4’d12;
中间也是逗号
3、output如果想要用reg类型的话，要在output声明的时候一定要声明成reg。
output reg [31:0] r,
output reg [31:0] c1,
output reg [31:0] c2,
output reg [31:0] s,
4、写数字的时候，一定要带上位宽，就是一位也要带上位宽。
例如4’d0 1’d1