verilog没有复位信号，reg初始化的问题

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我是靠谱客的博主爱听歌鸡翅，这篇文章主要介绍verilog没有复位信号，reg初始化的问题，现在分享给大家，希望可以做个参考。

网上看了好几个答案，在这里归纳一下。
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1.initial语句进行赋值

这种方法也是众说纷纭，有人说initial语句只能用在testbench中，在rtl中不可被综合。
也有人说initial在rtl中只能进行赋初始值，不能进行信号和信号之间的赋值。
本人是用的xilinx的器件，尝试一次可以综合出来电路，不过其他的器件就不太确定。 
        谨慎使用。

如果设计中使用了锁相环，可以将锁相环的locked信号当成复位信号使用。
        可以使用

在case语句的default中进行初始化。
       可以使用

如reg a = 1'd1;
也是众说纷纭，谨慎使用。

通过给一个寄存器计数，计满复位结束。
这种方法也是有问题的，因为没有复位，计数器的初值怎么给？如果计数器初值
直接通过初始赋值，那计数就没有任何意义。

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