Verilog同步复位和异步复位

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我是靠谱客的博主慈祥丝袜，最近开发中收集的这篇文章主要介绍Verilog同步复位和异步复位，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

同步和异步是针对时钟信号而言的。以时钟上升沿触发的同步复位和异步复位为例。

同步复位需要一个reset的输入，可以规定在reset为1时复位。但在同步复位的条件下，并不是reset变成1之后马上就能复位，而是要等到下一个时钟上升沿，此时才能复位。

异步复位也需要一个reset的输入，我们也规定在reset为1时复位。在异步复位的条件下，reset变成1之后（即reset的上升沿）立刻就能复位，并不需要等到下一个时钟上升沿。

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk or posedge areset)begin
        if(areset)
            q = 8'b00000000;
        else
            q = d;
    end
endmodule