verilog-同步复位与异步复位

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我是靠谱客的博主忧郁网络，最近开发中收集的这篇文章主要介绍verilog-同步复位与异步复位，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

	同步复位sync	异步复位async
特点	复位信号只有时钟上升沿到来时才有效	无论时钟沿是否到来，只要复位信号有效，就进行复位
verilog描述	always@(posedge clk)	always@(posedge clk or negedge rst_n)

总结	推荐使用异步复位，同步释放的方式，而且复位信号低电平有效

同步清零
module dff(d,clk,rst_n,q);
input d,clk,rst_n;
output reg q;
always@(posedge clk) begin
	if(!rst_n) q<=0;
	else q <= d;
end
endmodule

异步清零
module diff(d,clk,rst_n,q);
input d,clk,rst_n;
output reg q;
always@(posedge clk or negedge rst_n) begin
	if(!clr) q<=0;
	else q <= d;
end
endmodule