verilog基础知识--同步、异步

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我是靠谱客的博主乐观皮卡丘，最近开发中收集的这篇文章主要介绍verilog基础知识--同步、异步，觉得挺不错的，现在分享给大家，希望可以做个参考。

在数字电路中经常有同步、异步的概念。异步指输入信号和时钟无关；同步指输入信号和时钟信号有关，实际上就是输入信号和时钟信号进行了与运算或者与非运算。实际开发中，经常有同步清零、异步清零、同步复位、异步复位等概念，下面就给与相关代码演示。

同步清零：
module dff(d,clk,clr,q);
input d,clk,clr;
output q;
reg q;
always@(posedge clk)
	if(!clr) q<=0;
	else q<=d;
endmodule

异步清零：
module dff(d,clk,clr,q);
input d,clk,clr;
output q;
reg q;
always@(posedge clk or negedge clr)
	if(!clr) q<=0;
	else q<=d;
endmodule

事实上，清零(复位)、置数、使能三个信号可以任意选取同步、异步两种方式之一，所以这三个信号可以任意组成八种不同功能的电路，像异步复位、同步置数、异步使能等

以上就是乐观皮卡丘为你收集整理的verilog基础知识--同步、异步的全部内容，希望文章能够帮你解决verilog基础知识--同步、异步所遇到的程序开发问题。

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