一、填空题(1*15分)

1.$(67.375{)}_{10}$=$(\_\_\_{)}_2$=$(\_\_\_{)}_{16}$=$(\_\_\_{)}_{8421}$=$(\_\_\_{)}_{余三码}$
2. 若$x=-0.11101$,$[y{]}_{补}=101101$,则$[x{]}_{补}$=(___),$[-y{]}_{补}$=(___),$y$=(___),$[\frac{1}{2}y{]}_{补}=(\_\_\_)$
3. 若$x=10110111$,$[y{]}_{Gray码}=11010110$,则$[x{]}_{Gray码}=(\_\_\_)$,$y=(\_\_\_)$
4. 若校验位放在最低位，则6的余三码对应的奇校验码是(___)
5. 若$F=(\overline{A}+B\overline{C})(A+B\overline{D})$,则$\overline{F}=(\_\_\_)$,$F_d=(\_\_\_)$
6. 若$F(A,B,C)=\overline{A}B+B\overline{C}+ABC$,则$F={\Sigma }_m(\_\_\_)={\Pi }_M(\_\_\_)$

二、选择题（2*5分）

1. 下列器件中，不属于组合逻辑电路的是(___)
A编码器 B译码器 C移位寄存器 D多路选择器
2. 下列PLD器件中与阵列和或阵列都可编程的是(___)
A.PLA B.PAL C.普通型GAL D.PROM
3. 关于逻辑函数$F(A,B,C)=AB+\overline{A}C+BC$的竞争与险象说法正确的是(___)
A变量B存在竞争条件
B变量A存在竞争条件，但不会产生险象
C变量C存在竞争条件
D变量A存在竞争条件，会产生0型险象
4. 以下关于VHDL语言的描述不正确的是(___)
A.完整的VHDL描述包含库、程序包、实体、结构体、配置五个部分，但仅有实体和结构体是必需的。
B.实体部分仅描述电路的对外接口，不描述电路的具体功能。
C.结构体部分用于描述电路的具体功能，结构体与实体存在一一对应关系。
D.结构体有数据流描述、行为描述、结构描述和混合描述4种描述方法。
5. JK触发器按图方式连接，其次态方程为(___)
A.$Q^{n+1}=\overline{Q}$
B.$Q^{n+1}=1$
C.$Q^{n+1}=0$
D.$Q^{n+1}=Q$

三、化简(2*8分)

将下列逻辑函数化简成最简与或式和最简或与式
1.$F(A,B,C,D)=A\overline{C}+ABC+AC\overline{D}+CD$
2.$F(A,B,C,D)={\Sigma }_m(2,5,6,8,12,13,14)+{\Sigma }_d(0,1,4,10)$

四、计数器(2*8分)

分析如图的可变进制计数器，完成下列问题
1.试分析当控制变量A为0和1时电路实现的各式多少进制计数器，要求给出分析过程。
2.用74LS161设计一个可逆计数器，当控制变量A=0时按6进制计数，A=1时按12进制计数。

五、组合逻辑(5*4分)

分析图示组合逻辑电路，说明其实现功能
1.写出电路的输出表达式，说明其实现的功能

2.用74LS138译码器和与非门实现该电路功能。

3.用四路MUX实现该电路的功能，选择A、B接选择器的地址端。

4.用PLA实现该电路功能，画出阵列图。

六、时序逻辑（15分）

试用JK触发器设计一个八进制计数器，要求如下：
1.该计数器有一个计数输出端$C$,计数到最大状态时$C=1$,否则$C=0$
2.该计数器有一个使能控制端$E,E=1$时正常计数，$E=0$时，停止计数保持原状态且进位输出保持不变。
3.只需求出激励表达式和输出表达式即可，可不画电路图。
JK触发器次态方程为$Q^{n+1}=J\overline{Q}+\overline{K}Q$

七、VHDL（8分）

用VHDL语言描述下图所示的状态图，请将程序中的状态转移进程和输出进程补充完整。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sequence_detector is
	port(clk,x,RD:in std_logic;
		Z:out std_logic);
end sequence_detector;
architecture one of sequence_detector is
type state_type is (A,B,C);
signal state:state_type;
begin
	process (clk,RD)
	begin

.
.
.
…把状态转移进程补充完整。

	end process;
output_p:process(state)
	begin

.
.
.
…把输出转移进程补充完整

	end process;
end one;

最后

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