发现综合后一个模块一直被优化掉，学习了ug901文档，有相关的描述：
DONT_TOUCH Verilog Examples
信号上防止被优化
Verilog Wire Example
(* dont_touch = “yes” *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;
模块上防止被优化
Verilog Module Example
(* DONT_TOUCH = “yes” *) module example_dt_ver(clk,In1,In2,out1);
例化模块上防止被优化
Verilog Instance Example(* DONT_TOUCH = “yes” *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));Send Feedback
最后
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