我是靠谱客的博主 无情橘子,这篇文章主要介绍【校招Verilog进阶挑战】 时序逻辑篇:VL12 状态机-重叠序列检测题目题解,现在分享给大家,希望可以做个参考。

文章目录

  • 题目
  • 题解

题目

描述

设计一个状态机,用来检测序列 1011,要求:

1、进行重叠检测 即10110111 会被检测通过2次

2、寄存器输出,在序列检测完成下一拍输出检测有效

注意rst为低电平复位

信号示意图:

在这里插入图片描述

波形示意图:

在这里插入图片描述

输入描述
输入信号 clk rst data
类型 wire

输出描述
输出信号 flag
类型 reg

题解

在这里插入图片描述

`timescale 1ns/

最后

以上就是无情橘子最近收集整理的关于【校招Verilog进阶挑战】 时序逻辑篇:VL12 状态机-重叠序列检测题目题解的全部内容,更多相关【校招Verilog进阶挑战】内容请搜索靠谱客的其他文章。

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