4位先行进位加法器的vhdl程序_VHDL学习笔记（1）

57 阅读 0 评论 38 点赞

我是靠谱客的博主独特煎蛋，最近开发中收集的这篇文章主要介绍4位先行进位加法器的vhdl程序_VHDL学习笔记（1），觉得挺不错的，现在分享给大家，希望可以做个参考。

带有异步复位端的D触发器

1.原理：（D触发器是靠时钟的上升沿触发的，rst低电平使能）

rst=1时，无论时钟是什么状态，q均被置为低电平（0）

rst=0时，时钟为上升沿，输入的值传送给输出，即d的波形传送给q

时钟为下降沿，q被置为低电平（0）

2.代码：

LIBRARY

3.代码解析：

LIBRARY

库声明格式如上。lLIBRARY,USE是VHDL保留的关键字（“；”分号表示语句结束， “--”两个减号表示后续文字为注释，“.”小数点表示谁的谁，包含关系<描述的不太准确，见谅>）。第一句声明设计中使用ieee库，第二句声明使用ieee库的std_logic_1164包中的所有内容

库种类：库分为ieee库，std库，work库。 ieee库列举常用的包

如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。

本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。