verilog笔记（一）——串并转换FPGA中的串并转换

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我是靠谱客的博主虚拟月光，这篇文章主要介绍verilog笔记（一）——串并转换FPGA中的串并转换，现在分享给大家，希望可以做个参考。

FPGA中的串并转换

1、串并转换的思想

FPGA中的串并转换主要设计思想来源于用面积换速度，对数据流进行管理，FPGA中实现串并转换的主要方式有双口RAM，FIFO，移位寄存器等，对于数据量较大的一般使用双口RAM或者FIFO实现，数据量较小的使用移位寄存器实现。

2.串并转换的移位寄存器实现

代码如下：

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module S2P(
	input			clk_bit,
	input			bit_valid,
	input			bit_data,

	output	[1:0]	para_data,
	output			para_valid

    );
	
	reg		[1:0]	shift_data_reg = 2'b0;		//移位寄存器
	reg 	[1:0]	shift_cnt;					//移位计数
	reg 			para_valid_reg = 0;			//数据有效使能
	reg 	[1:0]	para_data_reg;
	

	assign para_data = shift_data_reg;
	assign para_valid = para_valid_reg;

	always @(posedge clk_bit) begin
		if (bit_valid) begin
			shift_data_reg <= {shift_data_reg[0],bit_data};

			if (shift_cnt) begin				
				para_valid_reg <= 1;
				shift_cnt <= 0;
			end
			else begin
				shift_cnt <= shift_cnt + 1;
				para_valid_reg <= 0;
			end
		end
		else begin
			shift_data_reg <= 2'b0;
			shift_cnt <= 0;
			para_valid_reg <= 0;
		end
	end
endmodule