display.v
`timescale 1ns / 1ps
module display#(
parameter VALUE =1
)
( input rst_n,
output reg value
);
always@(posedge rst_n)begin
value =VALUE;
end
endmodule
tb.v
`timescale 1ns / 1ps
module tb();
parameter MY_VALUE =2;
reg rst_n;
wire value;
display#(
.VALUE(MY_VALUE)
)
tb_display(
.rst_n(rst_n),
.value(value)
);
initial begin
rst_n<=0;
$display("%d",MY_VALUE);
#100;
rst_n<=1;
end
endmodule
最后
以上就是怡然可乐最近收集整理的关于FPGA——localparam和parameter的全部内容，更多相关FPGA——localparam和parameter内容请搜索靠谱客的其他文章。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
![[FPGA学习笔记] wire与reg的区别 begin与end有什么作用](https://file2.kaopuke.com:8081/files_image/reation/bcimg10.png)
发表评论 取消回复