概述
display.v
`timescale 1ns / 1ps
module display#(
parameter VALUE =1
)
( input rst_n,
output reg value
);
always@(posedge rst_n)begin
value =VALUE;
end
endmodule
tb.v
`timescale 1ns / 1ps
module tb();
parameter MY_VALUE =2;
reg rst_n;
wire value;
display#(
.VALUE(MY_VALUE)
)
tb_display(
.rst_n(rst_n),
.value(value)
);
initial begin
rst_n<=0;
$display("%d",MY_VALUE);
#100;
rst_n<=1;
end
endmodule
最后
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