Verilog 对assign和always的一点理解

assign 用于描述组合逻辑

always@(敏感事件列表) 用于描述时序逻辑

敏感事件 上升沿 posedge，下降沿 negedge，或电平

敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平敏感事件。

在新的verilog2001中“，”和“or”都可以用来分割敏感事件了，可以用“*”代表所有输入信号，这可以防止遗漏。

合法的写法：

always@ *

always@ (posedge clk1,negedge clk2)

always@ (a or b)

`timescale 100ns/100ns //定义仿真基本周期为100ns

always #1 clk=~clk //#1代表一个仿真周期即100ns

<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

 

所有的assign 和 always 块都是并行发生的！

并行块、顺序块

将要并行执行的语句写在

fork

//语句并行执行

join

将要顺序执行的语句写在

begin

//语句顺序执行

end

并行块和顺序块都可以写在

initial 或 always@ 之后，也就是说写在块中的语句是时序逻辑的

对assign之后不能加块，实现组合逻辑只能用逐句的使用assign

组合逻辑如果不考虑门的延时的话当然可以理解为瞬时执行的，因此没有并行和顺序之分，并行和顺序是针对时序逻辑来说的。值得注意的是所有的时序块都是并行执行的。initial块只在信号进入模块后执行1次而always块是由敏感事件作为中断来触发执行的。