概述
Counter 1-12
题目：使用下面的输出设计一个1-12的计数器。
1、Reset 同步高电平复位，复位之后计数器为1；
2、Enable为高电平计数器开始运行；
3、Clk 上升沿有效；
4、Q[3:0]作为计数器的输出；
5、c_enable,c_load,c_d[3:0] 由4-bit计数器提供的控制信号，这样可以验证操作的正确性；
你可以使用下面的组件：
4-bit计数器，带有Enable使能和同步parallel-load输入的信号。（load的优先级要高于enable）。这个count4模块已经提供，将它直接添加到你的电路中。
module count4(
input clk,
input enable,
input load,
input [3:0] d,
output reg [3:0] Q
);
c_enable,c_load,c_d的输出信号分别指向内部计数器的enable,load,d信号。目的是检查这些信号的正确性。
module top_module (
input clk,
input reset,
input enable,
output [3:0] Q,
output c_enable,
output c_load,
output [3:0] c_d
); //
count4 the_counter (clk, c_enable, c_load, c_d,Q /*, ... */ );
assign c_enable = enable;
assign c_load = reset | ((Q == 4'd12) && enable);
assign c_d = c_load ? 4'd1 : 4'd0;
endmodule
说实话，这道题完全是对照它出来的参考波形写出来的代码。。。
Counter 1000
题目：
从一个1000hz的时钟，推导出一个1hz的信号，称为1赫兹，它可以被用来驱动一组时/分钟/秒计数器的使能信号，从而创建一个数字挂钟。由于我们想要时钟每秒钟计数一次，多以1赫兹的信号必须精确的表示为每秒一个周期。使用模10 (BCD)计数器和尽可能少的其他门来构建分频器。输出来自您使用的每个BCD计数器的使能信号(c_enable[0]表示最快的计数器，c_enable[2]表示最慢的计数器)。以下是为您提供的BCD计数器。计数器运行时，使能值enable必须为高，复位是同步的，设置高以强制计数器为零。电路中的所有计数器必须直接使用相同的1000hz信号。
module top_module (
input clk,
input reset,
output OneHertz,
output [2:0] c_enable
); //
wire [3:0] one,ten,hundred;
bcdcount counter0 (clk, reset, c_enable[0], one/*, ... */);
bcdcount counter1 (clk, reset, c_enable[1], ten/*, ... */);
bcdcount counter2 (clk, reset, c_enable[2], hundred/*, ... */);
assign c_enable = {one == 4'd9 && ten == 4'd9, one == 4'd9, 1'b1};
assign OneHertz = (one == 4'd9 && ten == 4'd9 && hundred == 4'd9);
endmodule
例化作者已经写好的模块实现一个新的计数器。
4-digit decimal counter
题目：构建一个4数字的BCD计数器。每一个十进制数使用4-bit的q[3:0]编码。q[3:0] 是第一个数，q[7:4]是第二个数，以此类推。同时输出一个使能enable信号，指示上三位数字的每一位何时应该增加。
分析：
我们需要对个十百千这四个为上的数分别计数，但是需要知道几个限制条件：
1、个位数先从0加到9；
2、当个位数计数到9之后，十位才开始加1。当个位数等于9并且十位数也等于9时，十位数才能从0计数；
3、当个位数十位数都等于9时，百位数才能开始加1。当个位数十位数百位数都等于9时，百位数才能从0计数；
4、当个位数十位数百位数都等于9时，千位数才能开始加1。当个位数十位数百位数千位数都等于9时，千位数才能从0计数；
module top_module (
input clk,
input reset, // Synchronous active-high reset
output [3:1] ena,
output [15:0] q);
reg [3:0] one,ten,hundred,thousand;
always@(posedge clk)begin
if(reset)
one <= 4'd0;
else if(one == 4'd9)
one <= 4'd0;
else
one <= one + 4'd1;
end
always@(posedge clk)begin
if(reset)
ten <= 4'd0;
else if(one == 4'd9 && ten == 4'd9)
ten <= 4'd0;
else if(one == 4'd9)
ten <= ten + 4'd1;
end
always@(posedge clk)begin
if(reset)
hundred <= 4'd0;
else if(one == 4'd9 && ten == 4'd9 && hundred == 4'd9)
hundred <= 4'd0;
else if(one == 4'd9 && ten == 4'd9)
hundred <= hundred + 4'd1;
end
always@(posedge clk)begin
if(reset)
thousand <= 4'd0;
else if(one == 4'd9 && ten == 4'd9 && hundred == 4'd9 && thousand == 4'd9)
thousand <= 4'd0;
else if(one == 4'd9 && ten == 4'd9 && hundred == 4'd9)
thousand <= thousand + 4'd1;
end
assign q = {thousand,hundred,ten,one};
assign ena[1] = (one == 4'd9)? 1'b1:1'b0;
assign ena[2] = (one == 4'd9 && ten == 4'd9)? 1'b1:1'b0;
assign ena[3] = (one == 4'd9 && ten == 4'd9 && hundred == 4'd9)? 1'b1:1'b0;
endmodule
12-hour clock
题目：设计一个12小时的计数时钟。用一个脉冲信号ena来决定什么时候这个时钟应该增加。（即每秒钟增加一次）
复位信号将时钟复位到12:00 AM。pm 为0 表示AM; pm为1 表示PM。hh,mm,ss是BCD十进制计数。hours(01-12),minutes(00-59),seconds(00-59).复位信号的优先级高于enable。
module clock_12hour(
input clk,
input reset,
input ena,
output reg pm,
output [7:0] hh,
output [7:0] mm,
output [7:0] ss);
reg [3:0] ss_one,ss_ten,mm_one,mm_ten,hh_one,hh_ten;
always@(posedge clk)begin
if(reset)
ss_one <= 4'd0;
else if(ena)begin
if(ena && ss_one == 4'd9) //每秒增加一次的标记 秒的个位从0计数到9
ss_one <= 4'd0;
else
ss_one <= ss_one + 4'd1;
end
end
always@(posedge clk)begin
if(reset)
ss_ten <= 4'd0;
else if(ena && ss_one == 4'd9)begin //每秒增加一次的标记 秒的个位计数为9时，秒的十位才从0加到5
if(ss_ten == 4'd5)
ss_ten <= 4'd0;
else
ss_ten <= ss_ten + 4'd1;
end
end
always@(posedge clk)begin
if(reset)
mm_one <= 4'd0;
else if(ena && ss_one == 4'd9 && ss_ten == 4'd5)begin //每秒增加一次的标记 秒的个位计数为9时，秒的十位计数到5时，分的个位才从0加到9
if(mm_one == 4'd9)
mm_one <= 4'd0;
else
mm_one <= mm_one + 4'd1;
end
end
always@(posedge clk)begin
if(reset)
mm_ten <= 4'd0;
else if(ena && ss_one == 4'd9 && ss_ten == 4'd5 && mm_one == 4'd9)begin//每秒增加一次的标记 秒的个位计数为9时，秒的十位计数到5时，分的个位计数到9时，分的十位才从0加到5
if(mm_ten == 4'd5)
mm_ten <= 4'd0;
else
mm_ten <= mm_ten + 4'd1;
end
end
always@(posedge clk)begin
if(reset)
hh_one <= 4'd2;
else if(ena && ss_one == 4'd9 && ss_ten == 4'd5 && mm_one == 4'd9 && mm_ten == 4'd5)begin//每秒增加一次的标记 秒的个位计数为9时，秒的十位计数到5时，分的个位计数到9时，分的十位计数到5时，时的个位才从0加到9，而且保证当时间为12:00时，时的个位变为1
if(hh_ten == 4'd1 && hh_one == 4'd2)
hh_one <= 4'd1;
else if(hh_one == 4'd9)
hh_one <= 4'd0;
else
hh_one <= hh_one + 4'd1;
end
end
always@(posedge clk)begin
if(reset)
hh_ten <= 4'd1;
else if(ena && ss_one == 4'd9 && ss_ten == 4'd5 && mm_one == 4'd9 && mm_ten == 4'd5)begin//每秒增加一次的标记 秒的个位计数为9时，秒的十位计数到5时，分的个位计数到9时，分的十位计数到5时，时的个位才从0加到9，而且保证当时间为12:00时，时的十位变为0
if(hh_ten == 4'd1 && hh_one == 4'd2) //时的个位计数到9时，时的十位从0加到1
hh_ten <= 4'd0;
else if(hh_one == 4'd9)begin
if(hh_ten == 4'd1)
hh_ten <= 4'd0;
else
hh_ten <= hh_ten + 4'd1;
end
end
end
always@(posedge clk)begin
if(reset)
pm <= 1'b0;
else if(hh_ten == 4'd1 && hh_one == 4'd1 && mm_ten == 4'd5 && mm_one == 4'd9 && ss_ten == 4'd5 && ss_one == 4'd9)
pm <= ~pm;
end
assign ss = {ss_ten,ss_one};
assign mm = {mm_ten,mm_one};
assign hh = {hh_ten,hh_one};
endmodule
rtl图如下：
行为仿真图如下：
总结：
这道题目做了好久，，，
（1）开始是因为小时的个位以及十位转换条件不对，忘记当计数到12:59:59之后，需要把小时的个位设为1，小时的十位设为0了，导致小时一直显示12。
（2）后面在时分秒的变化时判断条件写的不全面，忘记需要保证每秒钟到来的标志ena要一直为高电平了。
（3）在判断上下午的时候需要采用时序逻辑，当计数到11:59:59时，对pm信号取反就行了。
（4）写代码之前一定要分析好信号变化的条件，否则会浪费你很多时间。
最后
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