Verilog +: -:语法“+:”、"-:"语法

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我是靠谱客的博主怕孤独皮皮虾，最近开发中收集的这篇文章主要介绍Verilog +: -:语法“+:”、"-:"语法，觉得挺不错的，现在分享给大家，希望可以做个参考。

“+:”、"-:"语法

看到这个语法的时候是在分析AXI lite 总线源码时碰见的，然后查阅了资料，做出如下解释。

这两个应该算是运算符，运用在多位的变量中，如下：
slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8]；

变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址]

data[0 +: 8]  <--等价于--> data[7:0]
data[15 +: 2] <--等价于--> data[16:15]

变量[结束地址 -: 数据位宽] <–等价于–> 变量[结束地址：(结束地址-数据位宽+1)]

data[7 -: 8]  <--等价于--> data[7:0]
data[15 -: 2] <--等价于--> data[15:14]

相关语法为自己的理解，如有不对的地方，请大家留言讨论

以上就是怕孤独皮皮虾为你收集整理的Verilog +: -:语法“+:”、"-:"语法的全部内容，希望文章能够帮你解决Verilog +: -:语法“+:”、"-:"语法所遇到的程序开发问题。

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