概述
在always@()模块下，不能再使用always@来检测上升沿或者下降沿，但有一种小算法，分享一下。
假设要检测en的上升沿：
always@(posedge clk)begin
en_delay1 <= en;
end
always@(posedge clk)begin
if(en == 1 && en_delay1 == 0)begin//此处为检测en的上升沿
......
end
end
最后
以上就是现代秀发为你收集整理的Verilog一种检测信号上升沿的方法的全部内容，希望文章能够帮你解决Verilog一种检测信号上升沿的方法所遇到的程序开发问题。
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