FPGA时序分析与约束（2）——与门电路代码对应电路图的时序分析

FPGA时序分析与约束（2）——与门电路代码对应电路模型的时序分

本文中时序分析使用的平台： quartusⅡ13.0
芯片厂家：Inter
QuartesⅡ时序分析中常见的时间参数：
Tclk1：时钟从时钟源端口出发到达源寄存器时钟端口的延迟
Tclk2：时钟从时钟端口出发到达目的寄存器时钟端口的延迟
Tco：时钟上升沿到达寄存器到数据从D端输出到Q端的延迟
Tdata：数据从源寄存器Q端到目的寄存器D端的延迟
Tclk：时钟周期
Tsu：建立时间，时钟上升沿到达寄存器前，数据必须提前n纳秒稳定下来，这个时间叫建立时间
Tskew：时钟偏斜，时钟从时钟源端口出发，到达目的寄存器和源寄存器的时间差
Tclk1+Tco+Tdata：数据到达时间
Tclk+Tclk2-Tsu:数据需求时间
Slack：数据需求时间和数据达到时间的时间差，如果为正值，则表名数据可以被目的寄存器正确接收，为负值，则不能正确接收。

二输入与门电路的代码如下图右半部分所示；其对应的寄存器级别的信号与时钟模型如左上部分所示，图中a_reg、b_regc_reg为D触发器，&为由查找表构成的与门电路，具体查找表如何构成与门电路参考上一篇《FPGA时序分析与约束《1》中LUT单元的内部结构。

两个寄存器之间数据和时钟从输入端到输出端经历的各个寄存器之间的时间延迟如下图所示：
时钟分析的目的是为了保证在数和时钟传输的过程中，目的寄存器能够正确接收到源寄存器发送的数据，上图中REG2为目的寄存器REG1为源寄存器：即要求上图中Slack >= 0，即：
Tclk+(Tclk2-Tclk1)-Tsu-Tco-Tdata >= 0。
公式中各个参数的具体含义请参考开篇提到的QuartesⅡ时序分析中常见的时间参数。

最后

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