A-4 Verilog状态机

1.组合逻辑电路和时序逻辑电路

1.1区别

• 组合逻辑电路的输出状态与输入直接相关，时序逻辑电路还必须在时钟上升沿触发后输出新值
• 组合逻辑会出现竞争、冒险现象，时序逻辑一般不会

1.2组合逻辑的实现

• 1.2.1方式一：always@(电平敏感信号列表)

  • 在always模块中可以使用if、case语句
  • 使用阻塞语句赋值语句=
  • always语句块中的信号必须为reg型

• 1.2.2方式二：assign描述的赋值语句

  • 信号只能被定义为wire型

1.3时序逻辑的实现

• always@(posedge clk)

  • 时序逻辑语句块中定义的reg型信号都会被综合为寄存器
  • 时序逻辑中使用非阻塞赋值<=

1.4使用assin还是always

• 1.4.1在语法上

  • assigns属于数据流建模，为连续赋值语句。相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，对应的被赋值变量为wire型，只要输入有变化，输出马上有反应
  • always属于行为级建模，为过程赋值语句。对应的被赋值变量为reg型，一定要有触发，输出才会有反应。

• 1.4.2在应用功能上

  • 变量缺省时默认为1位的wire类型，wire只能被assign连续赋值
  • reg只能在initial和always中赋值

• 1.4.3在综合结果上

  • 在连续赋值语句中，wire综合出来就是一条线
  • 在过程赋值语句中，表达式的右侧的计算结果在某种条件的触发下放到一个变量中，而这个变量可以声明为reg类型。根据触发条件的不同，过程语句可以构建不同的硬件结构

2.状态机

2.1摩尔型Moore

• 输出仅依赖于内部状态，跟输入无关

2.2米利型Mealy

• 输出不仅决定于内部状态，还跟外部输入有关

2.3编码风格

• 推荐使用三段式描述风格
• 描述当前状态
• 描述状态转移
• 描述信号输出

3.饮料自动投币售卖机

分析输入输出端口信号

状态转移图

Verilog代码编写

测试代码编写,仿真

最后

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