[Verilog]Verilog经典电路设计（二）Verilog经典电路设计（二）

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我是靠谱客的博主忧郁小蝴蝶，最近开发中收集的这篇文章主要介绍[Verilog]Verilog经典电路设计（二）Verilog经典电路设计（二），觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

Verilog经典电路设计（二）

2.1 4选1数据选择器

module mux4_l (out, in0, inl, in2, in3, sel);
  output output;
  input in0, inl, in2, in3;
  input [l:0] sel;
  reg out_data;

  always @( inO or inl or in2 or in3 or sel) begin
    case (sel)
      2'b00 : out_data = in0;
      2'b01 : out_data = inl;
      2'b10 : out_data = in2;
      2'bll : out_data = in3;
      default : out_data = 2'bx;
    endcase
  end

  assign out = out_data;

endmodule

2.2 同步置数、同步清零的计数器

module count(out, data, load, reset, clk );
  output [7:0] out;
  input [7:0]  data;
  input load, clk, reset;
  
  reg [7:OJ count;

  always @(posedge clk) begin
    if (!reset) count <= 8'h0;
    else if(load) count <= data;
    else count <= count + 1;
  end

  assign out = count;

endmodule

2.3 奇偶校验位产生器

module parity(even_ bit, odd_ bit, input_bus);
  output even_bit, odd_bit;
  input [7:0] input_bus ;

  assign odd_ bit = ^input _bus;
  assign even_bit = ~odd_bit;

endmodule

2.4 带异步清 0异步置 1 的 JK 触发器

module JK_ FF(CLK, J, K, Q, RST, SET);
  input CLK, J, K, SET, RST;
  output Q;
  reg Q;

  always @(posedge CLK or negedge RST or negedge SET) begin
    if (!RST) Q <= 1’b0;
    else if (!SET) Q <= 1'bl;
    else case ( {J, K} )
      2’bOO : Q <= Q;
      2’bOl : Q <= 1’bO;
      2’blO : Q <= 1’bl;
      2’bll : Q < = ~Q;
      default : Q <= 1’bx;
    endcase
  end
endmodule