Verilog HDL

第一章 简介

什么是Verilog HDL

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL 语言具有下述描述能力：

设计的行为特性

设计的数据流特性

设计的结构组成

包含响应监控和设计验证方面的时延和波形产生机制

Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。

历史

Verilog HDL语言最初是于1983年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中， Verilog HDL语言于1990年被推向公众领域。 Open Verilog International（ OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功， Verilog 语言于1995年成为IEEE标准，称为 IEEE Std 1364－1995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。

主要特点

• 基本逻辑门（and、or、nand等）
• 开关级基本结构模型（pmos、cmos等）
• 使用三种或混合方式对设计建模：行为描述（过程化结构）、数据流（连续赋值语句）、结构化（门或模块实例语句）
• 两种数据类型：net（线网）和reg（寄存器）
• 具有内置逻辑函数，例如&（按位与）和|（按位或）
• 可以使用高级编程语言结构，例如条件语句、case语句和循环语句
• 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查
• 能够描述层次设计，可使用模块实例结构描述任何层次
• 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RT L）到算法级，包括进程和队列级
  关级、门级、寄存器传送级（ RT L）到算法级，包括进程和队列级
• 语言在特定情况下是非确定性的， 即在不同的模拟器上模型可以产生不同的结果

*这一节参考了别的中文书

The Verilog language provides the designer entry into the world of large, complex digital systems design.

最后

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