verilog中同步复位，异步复位，同步释放优缺点以及PLL配置复位设计

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我是靠谱客的博主虚幻悟空，最近开发中收集的这篇文章主要介绍verilog中同步复位，异步复位，同步释放优缺点以及PLL配置复位设计，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

异步复位：

它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

always@(posedge clk or negedge Rst_n) begin
if(!Rst_n)
…
end

异步复位实例：

在这里插入图片描述

综合后查看RTL视角，可以看出寄存器都会有一个异步清零端(CLRN)，在异步复位的设计中，这个端口一般接低电平有效的复位信号rst_n，即使设计中的是高电平，实际综合后也会把异步复位信号反向后接到这个CLRN端。

在这里插入图片描述

同步复位：

顾名思义，同步复位是指复位信号只有在时钟上升沿到来时，才能有效，否则无法完成对系统的复位工作。

always@(posedge clk) begin
if(!Rst_n)
…
end

同步复位实例：

在这里插入图片描述
综合后查看RTL视角，和异步复位相比，同步复位没有用到寄存器的CLRN清零端，综合出来的实际电路是把复位信号rst_n作为输入逻辑的使能信号，那么同步复位势必导致额外增加FPGA内部的资源消耗。

这样一看似乎采用异步复位更具有优势，因为FPGA寄存器本身支持异步复位专用端口，无需增加器件的额外资源。

两级寄存器的异步复位

但实际上，我们将从两级寄存器的异步复位来分析异步复位的缺陷，并推论在一个大的项目中众多寄存器同时出现又会是怎样的？
在这里插入图片描述

下图是综合后的RTL视图逻辑电路。从代码中可以看出，正常情况下，在clk的上升沿将c值更新为b，b更新为a，一旦出现复位rst_n信号，b，c都清零。
在这里插入图片描述

但是我们并不能确定复位信号rst_n会在什么时候结束，如果是结束于b_reg0和creg0的{tsu+th：建立时间+保持时间}之外的，那么一切都会正常运行，但如果不是，将会出现什么情况呢？
在这里插入图片描述
复位信号rst_n的撤销（由低电平变为高电平）出现在建立时间和保持时间内，此时clk检测到rst_n的状态就会是一个亚稳态（不确定是0还是1）。