数字电子技术基础

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我是靠谱客的博主懵懂裙子，最近开发中收集的这篇文章主要介绍数字电子技术基础，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

MOS电路的特点
优点：
1）工艺简单，集成度高
2）电压控制元件，静态功耗小(TTL是电流控制元件)
3）允许电源电压范围宽
4）扇出系数大，抗噪声容限大
缺点：工作速度比TTL慢

TTL和CMOS可以直接相连吗？
TTL和CMOS不可以直接相连，由于TTL是在0.3~3.6V之间，而CMOS则是有在12V也有在5V的，TTL接到CMOS需要在输出端口加上一个上拉电阻接到5V或者12V。CMOS输出到TTL是可以直接相连的。

多余输入端应该怎么接？
与门、与非门：接电源
或门、或非门：接地
TTL多余输入端悬空相当于高电平、CMOS多余输入端不能悬空

灌电流和拉电流
电路给负载提供电流叫灌电流，负载给电路提供电流叫拉电流

逻辑电路选用时的主要参数
逻辑电平、噪声容限、工作速度、功耗

噪声容限
上一级输出最坏的情况下，下一级允许的最大噪声幅度。
高电平噪声容限=最低输出电压(这一级)-最低输入电压(上一级)
低电平噪声容限=最高输入电压(这一级)-最高输出电压(上一级)

三态与非门(TSL)
三态与非门有三种状态：1）门导通，输出低电平 2）门截至，输出高电平 3）禁止状态或称高阻状态

组合逻辑电路和时序逻辑电路
组合逻辑电路：输出仅由输入决定，与电路当前状态无关，电路结构中无反馈回路
时序逻辑电路：某一时刻电路的输出，不仅由该时刻的输入决定，还与电路过去的输入有关

竞争冒险？如何消除？
竞争:数字电路从一个稳态向另一稳态变化中，两个输入端信号同时向相反的方向变化
冒险：数字电路在某瞬间可能出现非预期信号的现象。
竞争不一定产生冒险，竞争冒险通常表现为毛刺。

冒险的分类：
1）0态冒险 $A + \overset{ˉ}{A}$ ：从1变为了错误的0
2）1态冒险 $A \overset{ˉ}{A}$ ：从0变为了错误的1
竞争冒险确定方法
1）判别式法
2）卡诺图相切
消除方法：1）接入滤波电容 2）引入选通网络 3）增加冗余项

MSI组合电路模块
加法器
半加器：不管低位来的进位
全加器(74283)：管低位来的进位

比较器
7485

优先编码器
74LS148

译码器
74LS138

数据选择器
74153
8选1数据选择器74LS151

什么是触发器
触发器就是存储元件，在不断电的情况下长期保持一个二进制状态

触发器分类
RS触发器、JK触发器、D触发器、T触发器、T‘触发器
RS触发器：保持、置0、置1
输入低电平有效，两个输入端是set-置1和reset-置0

JK触发器：保持、置0、置1、计数
00保持，11翻转，其余听J的
D触发器：置0、置1
T触发器：保持、计数
T’触发器：计数

空翻现象？如何解决？
时钟到来时，触发器多次翻转。采用主从触发器可以解决

边缘触发与电平触发？
边缘触发符合同步电路设计思想，而电平触发属于异步电路设计，往往会导致时序分析困难，而且容易产生毛刺

555定时器
单稳态触发器：在外部触发信号作用下，从稳态进入暂稳态，且能从暂稳态自动恢复到稳态，在暂稳态的时间由电路参数决定。
多谐振荡器
施密特触发器
压控振荡器

可编程逻辑器件
PROM:Progarmming ROM
PLA:Progarmming Logical Array
PAL：Progarmming Array Logic
GAL:General array logic
CPLA:Complex Programmable Logic array
FPGA:Field Programmable Gate Array

时序逻辑电路分析步骤
1）根据需求抽象逻辑，确定输入输出量
2）写出驱动方程、状态方程、输出方程
3）根据输出方程和状态方程画出状态转换图，要检查自启动

什么是亚稳态？如何解决亚稳态？
亚稳态是触发器无法在某个规定时间内达到一个可确定的状态。此时无法预测输出电平，而且这种无用电平会在各个触发器级联式传播下去。
解决办法：
1）降低系统时钟
2）用反应更快的触发器
3）引入同步机制
4）改善时钟质量，用边沿变化快的时钟信号
5）使用工艺好、时钟周期裕量大的器件

D/A转换、A/D转换
D/A的分类：倒T型电阻网络、权电阻网络
衡量转换精度的指标：分辨率 $dfrac{1}{2^n-1}$ 、转换误差
衡量转换速度的指标：建立时间(由全0变为全1，或者全1变成全0时，输出电压达到某一规定值所需时间)、转换速率(由全0变为全1，或者全1变成全0时， $u_o$ 的变化率)