SystemVerilog学习笔记一

一、SystemVerilog语法简介

在正式学习SystemVerilog语法之前需要注意两点：

1. 首先要明确实现什么样的电路，然后再有硬件代码
2. 不同语法是对电路不同程度的抽象，在实现的时候可以根据实际情况进行选择。

二、常量和变量

在数字电路中，SystemVerilog是硬件描述语言，而每一种电路均可以是二进制。
常量
SystemVerilog的常量与Verilog是比较类似的。

1'b1;
1'b0;
16'habcd;
4'd10;

变量
SystemVerilog使用“logic”进行变量的定义

logic a;
logic [3:0] b;
logic [7:0] [7:0] c;

组合/位绑定

{a,1'b1}
{a,b}
//a和b进行拼接
{16{a}}
//16个a组合

三、运算符

基本运算符

缩位运算符

四、赋值语句

格式：variable = expression
说明：

1. 等号左边的variable，可以是单个变量，也可以是{a,b}，但不能有常量或运算符
2. 等号右边的expression，可以是单个变量或常量，也可以是{a+b,1’b1}，但要注意位数

a=1;
//未标明位宽，系统自动识别为32bit,即a=32'b1
b=a;
c={a,b,a-b}
{d,e}={16{b},a,b}

五、电路语句

以上说明只是对systemverilog的基础语法进行了介绍，但不是正真的电路语句，后续会继续进行说明和学习。

最后

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