概述
module ram(clk,rst,in,out);
input clk;
input rst;
input[31:0]in;
output[31:0]out;
endmodule
module ram1(clk,rst,indata,outdata);
input clk;
input rst;
input[31:0]indata;
output[31:0]outdata;
ram u1(
.clk(clk),
.rst(rst),
.in(indata),
.out(outdata)
);
endmodule
最后
以上就是耍酷秀发为你收集整理的fpga-第一次在同一个文件中写两个module模块，其中上面一个模块是作为子模块的全部内容，希望文章能够帮你解决fpga-第一次在同一个文件中写两个module模块，其中上面一个模块是作为子模块所遇到的程序开发问题。
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